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标题: SDRAM的125M CLK 的两倍频跟三倍频会超标较严重，寻求解决方法！ [打印本页]
作者: whynoreason    时间: 2008-8-6 09:10
标题: SDRAM的125M CLK 的两倍频跟三倍频会超标较严重，寻求解决方法！
顶层是SDRAM，底层FLASH，几乎交叠，在交叠处有不少线是通过电源层走的，SDRAM的125M CLK 的两倍频跟三倍频会超标较严重，寻求解决方法！: B4 @- D6 J0 ~
顶层是SDRAM，底层FLASH，几乎交叠，在交叠处有不少线是通过电源层走的，SDRAM的125M  CLK 的两倍频跟三倍频会超标较严重，寻求解决方法！' T' o6 V) e1 q4 C0 F( _: a
疑问：都说高速数字PCB设计时影响EMC的重要因素就是电流的回流路径及环路面积，最好做到最小话；现因成本问题只能用到四层板，也只好利用电源层来走线。现出现超标的部分比较多，100M到200M之间普遍较高，有些许频点会超标；125M CLK的时钟两倍频，三倍频会严重超标。
* Q6 i- b- [; k; A, r: g2 ]问一：在测CLK及SDRAM 数据脚波形时，都是以SDRAM的附近刮出一个地来测量波形，此时测量的波形信号完整性还算可以，但如果以远处的共地来测量的话，波形形状一致，但电压严重过标了。（供电3.3V，近地时peak--peak大致4.3V,远地时则有5.5V之多）；这样的问题反馈的是否就是所谓的共模电流带来的EMC现象。而共模的引起则是电源层走线带来的回流路径严重变坏？
: C& E% [5 \- l. `问二：都说屏蔽和接地是实在没办法之后考虑的方案；我们有液晶背光板的引线，跟提供电源的引线，引线数目很多；用频谱仪测得的大致，也是CLK的125M 两倍频跟三倍频的频点特别高。线上套磁环固然可以降低，但总觉得不是最好的选择，而且空间也很难容许。如果只在电源线上加磁珠，是否会有效果？其他的数据线应该也是照样可以携带电磁波出去的啊，又该如何解决？
$ y* W! w2 W7 q4 m问三：方案上去耦电容都是用0.1uF的电容，可很多材料上说其频率范围较低，是否该取用0.01u的电容，或加用呢？这个对消除问题会有帮助么？# M1 @  t& N! S9 M& w3 y0 p  d
因为测下EMC的费用较高，所以很多疑点也都集中在脑子了。上次有用频谱仪进行大致的摸底，可发现很怪异。在频谱仪上看到明显加个电容效果好点，可实际测时反而超标更严重。甚是疑惑
' D7 y8 s  `' T2 o! b2 A) [0 b* B总觉得理论还是不够懂，与实际分析老是冲突。还是高手们指点一二啊，项目较急，拜求高手们啦！！！！！
作者: allenearl    时间: 2008-8-6 12:25
个人觉得用4层板本身就是很不合理，因为你们SDRAM数据线和CLOCK线肯定没有很好的镜像面；况且还竟然走在电源层，这是很忌讳的；不改板子估计很难解决，是四层板，建议如下：信号层，电源层，地层＋少量信号，信号层
) f( G9 i" Q3 B2 ~0 n7 s* ]１）SDRAM的clk线放到第３层；２）SDRAM下面的电源层尽量完整的把SDRAM的数据线割在里面；3）SDRAM电源多加去藕100nF电容；4）引线接口在PCB板上加滤波电路； 5）考虑屏蔽，因为4层板肯定有很强的NOISE出来，所以在框体四周考虑良好的接地，用铝箔，导电泡棉之类的。
作者: demon_life    时间: 2008-8-6 12:33
如果板子很难改动的话,建议在最上层加大地面积,在配合金属铝隔离罩进行屏蔽,会有很好的效果.
作者: whynoreason    时间: 2008-8-6 12:45
标题: 谢谢allenearl的热心解答！！！
我很疑惑，：为什么讲走线放到地层呢？地层不是更加重要么？
4 y# o5 @2 l, Z# K" i3 h2 N很多时候可以没有电源层，但必须要有完整的地层啊
作者: timothy    时间: 2008-8-22 12:00
SDRM走线跳到第一层，SDRM的CLK只能走第四层，第三层放GND PLANE,电源层不要走线。
作者: demon_life    时间: 2008-8-29 20:34
问一：不好答，共模干扰太空泛了，引起的原因也有很多种，地环路干扰，信号本身的特性，反射等问题都会引起共模干扰的问题
# i. |1 h4 r( S8 ?5 I; ~问二：电源上加磁珠只能虑掉电源线的干扰，不过问题恐怕不在电源2 s% D/ Q- N; O8 L+ q
液晶信号线一般接受的是LVDS，那还是用普通的方法，信号线成对绞起来，主板Layout也要注意，不行的话在LVDS上加共模电感
; f9 |. o' Q- j6 q问三：电容值越大，谐振频率就越小，滤波电容可以用一大一小配对使用（一般用0.1u+1000p)4 y. d3 z4 H- f; x( i# `$ u

$ o; }# P" y( W& M1 T另外layout地层上走线是大忌，对于楼主说的信号和CLK实在要走到电源层，建议在线的周围加ground guarde trace,走线最长的部分尽量参考地层
作者: timothy    时间: 2008-8-29 20:52
如果说信号和CLK实在要走到电源层，就更不建议在线的周围加guarde trace，因为ESD测试时放电就会直接到guarde trace上，最容易耦合到线上。+ i# P. n* d! V$ W0 L
通常的情况线周围不加guarde trace时，ESD测试时，静电就会分布到多种路径，减少静电荷，而避免直接受损。
& p7 y' o  z9 Z$ ^8 M: i5 r楼主到底是什么样产品？四层板应该不至于那么难布线，你们的LAYOUT工程师应该好好改改，不至于非得把信号线走到地层上，从来没有听过地层要分割或者走线的。7 z& d* g. ~; w" V9 @
clock线走第四层，第三层为地，是最好的了。已经是最好的镜像面了，根本没理由去做其它选择。- Y% q; J+ W) D. |9 s& {8 J
关键看你们的LAYOUT工程师在第二层的VCC上如何做文章了，如何分割GND与VCC了。8 R8 i: T" l, r7 Y
还有，如果clock走第四层，它两层都有地了，因为第三层为地，另外一面一般是机箱，而且还是绝对参考地呢，产生的磁力线正好利用金属的屏蔽能力解决。
作者: yishenger    时间: 2008-8-29 21:03
请教个题外话：经常听到电脑主板或显卡采用6层板，8层板什么的，PCB真的有这么多层组成呀，层之间绝缘是如何处理的呀？   
作者: timothy    时间: 2008-8-29 21:16
一般是四层或六层，八层我没做过。6 ~& {3 D3 Y# c0 `. Q# e
你去问问PCB 生产厂的，他们是做工艺的。
作者: kany9999    时间: 2008-8-30 15:17
四层板 层与层之间好象是环氧压层玻璃纤维  绝缘的 厚度在2.7mil 左右" y& d3 @5 v$ m# e  C" N7 @
电源和地层之间是Core层  是种网状纤维的绝缘层  增加PCB板硬度的 好象还和热传有关系 厚度47mil左右
% J  o/ o$ z8 ~/ f* v) X5 C* Q" H电源和地层是1盎司的铜  厚度大概1mil
& B1 G# A( `7 B+ ^$ T( X表面布线层1.9mil
作者: aluminu    时间: 2008-11-15 17:33
125M 多半是網路設備裝置 最難修改的頻率  .....
作者: timothy    时间: 2008-11-15 18:30
引用第11楼aluminu于2008-11-15 17:33发表的  :
* Q$ l' z# z7 p6 ^" g( V8 Z" `- Z125M 多半是網路設備裝置 最難修改的頻率  .....
楼主都说是SDRM的CLK问题，你别扯远了。
作者: aluminu    时间: 2008-11-15 21:32
我想 改過網路設備EMI 的 皆知  10/100/1G 內部的 LAN部份 多半會帶出 125M的倍頻/ A! d7 s2 q9 s+ \
; _( J7 N% a+ w4 s. k; r8 @0 c1 x
這是可驗證的.............
作者: timothy    时间: 2008-11-15 21:37
引用第13楼aluminu于2008-11-15 21:32发表的  :6 I& s4 ~( P3 H& x: X
我想 改過網路設備EMI 的 皆知  10/100/1G 內部的 LAN部份 多半會帶出 125M的倍頻
6 p; G# {6 t8 |. N- C% I
" d* o; w  c) m  O! _這是可驗證的.............
这个当然是不错的。10/100M主频是25。1000M是125。
7 B$ x" L. f' S* ]; c6 t: d可这和SDRAM是两回事，你别搞错了.
% O) `8 z8 \: H' Z- m难道240M FAIL就一定是USB吗？
作者: pwu5    时间: 2008-11-17 12:08
幾個建議方案 :
$ z9 \2 E  s% ^/ o& q                a. SDRAM and Flash與Main chip放在同一層且盡可能靠近Main Chip.. Z: [/ t) {% A! S" N4 w
* {/ O) D. l+ r: d3 N# G
                b. SDRAM clock與main chip之間的trace越短越好,且不要穿層(走在同一層上)6 E- {5 z4 R/ _$ |3 k
8 a+ [* I( N3 f9 M% r
                c. 測一下附近的ripple是否很高(尤其是VCC and GND),依您所述,可能有broad band noise在4 v; ~( h0 S/ T/ e! p
          100~300MHz左右,如真有此band,則建議先解決VCC and GND的問題(VCC過高,請以高容
0 @8 H2 Z! I0 b& v5 F. f$ S          電值電容解決;GND ripple過高則運\用接地性或隔離性解決,此部份要看實測狀況,有些時候增% e5 H! q+ e1 N) h5 k2 b3 k# F3 c
          加接地性可能無效,因為可能在那附近的ripple過高,此時就不適合接地性,反而適合隔離解決)
, Y2 M( ^& ?( [
8 x4 M2 }4 F+ _/ x2 e! I                d. 於SDRAM靠近Main chip端加Bead(選Z and R交叉點在100~200MHz之間且impedance在8 b0 n' c5 V3 ]0 G/ _: d' P: c
          100 ohm以下,impedance不要太大,以免影響Vpeak level) and capacitor(約10p~27pF左右# T7 L; i( H+ V2 i
          ,而且要看是否影響到function)
; w' Y4 f9 S* h" ]1 ?
  a4 e  k0 ^  @5 q3 Z                e. Data trace靠近Main chip端加約22 ohm左右的電阻
1 b% K9 ^$ {% e0 ^" R: J/ d+ O5 B9 z
        f.  增加LCD panel與Main board之間的接地性; f' z+ P/ m: I) E
& H& S+ X# t6 Z3 Q6 B3 r
        g. 兩個不同的電源層上利用100pF~1000pF左右的電容接在一起4 W6 ?% k2 I- n1 w+ ~4 [
/ z$ G  O4 M+ ^! o/ w
        h. Main chip / SDRAM / Flash的下一層應為GND plane
6 \4 M; x1 x/ \0 O1 g' g9 I
4 F$ l3 Y4 i; L6 p                i.   Trace儘可能不要走到VCC plane,因為他們為高速數碼電路,若不得以,則將此區域挖空給4 @9 K" }8 F. X: |
          這些線路走線用
. d+ o% l4 D( ]  M) ~" H- w& D 6 U2 F: `# O! _0 L0 H5 R4 p/ o
        j.  減少LCD的RGB trace的走線距離,並遠離高速數碼電路. r) U/ S9 E2 c1 x7 E
# g7 g  n$ Q: c
        k. LCD背光引線遠離Main board,且一定要遠離幾個主要的IC; 看一下拔掉引線後,- P* U" [* p0 o8 W! A
                    100~200MHz的band是否會變低,如果會的話,則在LED+ and -纏成絞線且更要遠離Main
3 ]2 u- X8 s( D8 k8 Y8 i3 q- q                    Board; 也可試著在LED+ and LED-加high u 電容解決,不過要注意是否影響影像& L8 @  f+ @, Q! ~6 V5 v. u  a  m
' }- m: I: z  T) U
        l.  電源引線的源頭利用Scope量一下ripple是否過高,若過高則在源頭加Bead or
+ ^6 f5 `1 a" F# w( L                    Common mode choke or Capacitor解決,若無法則需加Core.
5 ?' N) I, x: p0 s7 L- r6 e5 U' N0 V: t: A8 p
     以個人經驗覺得可能跟SDRAM clock無關,應該跟LCD訊號有關,不過因為無實際參與您的測試,
1 R) @$ U/ l3 ^9 c. S+ x  無僅能依您所述判斷,
作者: timothy    时间: 2008-11-24 08:58
引用第15楼pwu5于2008-11-17 12:08发表的  :$ @" C8 G( J. E7 R3 W5 ~4 F6 v
幾個建議方案 :
2 b0 ~* K; D* A- a) p' r6 s' i1 q                a. SDRAM and Flash與Main chip放在同一層且盡可能靠近Main Chip.
$ y7 F# t! F/ }, E5 I1 R1 z# U
+ E5 x$ v1 b3 w. Z2 g' ]! R                b. SDRAM clock與main chip之間的trace越短越好,且不要穿層(走在同一層上), v3 j5 m8 O* a8 R& [5 W

9 o2 L. L0 g; h7 {, F% p. `.......
楼上应该是搞EMC design的，想法是一些理论的，固定有说服力，但实际测试还是要根据测试结果来定，你讲的一些东西似乎跟主题有差距，人家既然都说了是SDRM 125M CLK，说明他应该有debug过。我们而不是误导他方向。
作者: pwu5    时间: 2008-11-24 16:00
感謝版主的討論..$ ~1 w. N" U& I! Z, T: i) j

' y. J: C; \0 p! x. d我是搞EMC design,test and debug的,我只是依經驗來判斷,我也了解樓主有測試過,我只是怕他搞錯方向的建議,...! X9 a" ]% L9 G% p
很多時候自己找到的方向不一定就是方向,僅提供幾個方向給他,能不能relayout,是否我所述...則當然是需要當時測試與7 }$ @  G) \$ _6 h  D1 L
判斷才能得知,
作者: timothy    时间: 2008-11-24 17:03
引用第17楼pwu5于2008-11-24 16:00发表的  :. b& A. {/ k2 a6 B: k
感謝版主的討論..9 c. N  _5 u- t2 b$ w) y

' p/ J0 f& i+ Z% n2 A4 i1 W我是搞EMC design,test and debug的,我只是依經驗來判斷,我也了解樓主有測試過,我只是怕他搞錯方向的建議,...
2 j* K& y4 _( L很多時候自己找到的方向不一定就是方向,僅提供幾個方向給他,能不能relayout,是否我所述...則當然是需要當時測試與
+ ^. T! f$ R7 t# k5 K" C8 r判斷才能得知,
呵呵，你别误会，我没有其他意思。既然你是做EMC DESIGN的，我以后还得请教你这方面的问题。不知道你对于消费性电子的ESD性能设计有没有经验，类似于MP3，DC类的。。。
作者: pwu5    时间: 2008-11-24 17:20
我沒別的意思..說過是討論了..所以難免會有不一樣的反應..別在意啦..: p- \, \8 i+ ^# a0 {( b7 W

6 |6 G* O  W% ?* I2 L8 H' p) c   我也曾做過ESD對策改善,所以若有問題可以提出來大家做個討論,不然就失去這個站的意義嘍..^_^
作者: yangzhenling    时间: 2008-12-7 01:49
严重学习中。。。。
作者: Jackie0888    时间: 2009-4-30 15:18
有geber file 嗎 因為我猜您應該有分gnd八
作者: 青空    时间: 2009-5-20 21:02
感觉有点象屏幕信号时钟的倍频啊，现在很多屏都是25M时钟的，经常容易在视频信号线和电平转换那里出来比较高的辐射



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